Das Institut für Mikroelektronik der Chinesischen Akademie der Wissenschaften hat einen Weg skizziert, GAA-Transistoren für Prozesse unter 3 Nanometern zu entwickeln, ohne dass die EUV-Lithografie zum Kernstück wird. Die vorliegende Darstellung beschreibt einen Weg, der auf DUV-Geräten basiert, einer in China verfügbaren Technologie, die seit Jahren in der Halbleiterherstellung eingesetzt wird. Die auffälligste technische Kennzahl ist eine Einschalt-Aus-Schalt-Verhältnis von über 500.000 in den getesteten Bauteilen.
Es ist sinnvoll, dieses Ergebnis von der Herstellung eines vollständigen 3-nm-Prozesschips zu trennen. Die Arbeit bezieht sich auf den Transistor und den Anfang des Verfahrens, während ein kommerzieller Chip danach die metallischen Kontakte und die zahlreichen Verschaltungen-Ebenen lösen muss. Außerdem wurde kein Produktionsdatum bekannt gegeben, keine Yield pro Wafer und kein Produkt bekannt gegeben, das diese Technologie nutzen wird. Derzeit handelt es sich um einen Forschungsweg, nicht um einen Knoten, der für das Volumen wettbewerbsfähig wäre.
Ein GAA-Transistor, gefertigt mit DUV-Lithografie
GAA steht für Gate-All-Around, eine Architektur, bei der das Gate den Kanal umschließt, durch den der Strom fließt. Diese elektro-statische Kontrolle ist präziser als bei einem FinFET-Design, bei dem das Gate drei Seiten eines Fin-FET-Stabs bedeckt. Mit sinkender Transistordimension wird das Unterdrücken von Leckströmen im ausgeschalteten Zustand schwieriger. Die Umhüllung der Struktur ermöglicht es, die Abmessungen weiterhin zu verkleinern, ohne die Kanalsteuerung im gleichen Tempo zu verlieren.
Das Institut für Mikroelektronik arbeitet seit Jahren mit GAA-Geräten. Die Chinesische Akademie der Wissenschaften veröffentlichte 2023 Ergebnisse zu FishboneFET- und TreeFET-Strukturen, die mit GAA-Prozessen kompatibel sind, entwickelt, um das Verhalten von N- und P-Typ-Transistoren auszubalancieren. Die heutige Meldung geht in eine andere Richtung: Die Architektur und das Herstellungsverfahren so anzupassen, dass elektrische Leistungswerte assoziiert mit sehr fortgeschrittenen Knoten unter Nutzung einer DUV-Belichtung erzielt werden.
Das Einschalt-/Ausschalt-Verhältnis von über 500.000 zeigt, dass der Strom im aktiven Zustand den Strom im geschlossenen Transistor deutlich übertrifft. Es ist eine wichtige Kennzahl zur Bewertung der Gate-Steuerung und der Leckströme, aber allein reicht sie nicht aus, die Leistung eines Knotens zusammenzufassen. Öffentliche Daten fehlen zu Leitungsstrom, effektiver Gate-Länge, Energieverbrauch, Variabilität, Dichte, Frequenz und dem Verhalten nach der Integration von Millionen von Bauelementen.
DUV kann Belichtungen wiederholen, mit erhöhtem Komplexitätsaufwand
Die DUV-Maschinen verwenden tieferes UV-Licht und haben eine Auflösung, die niedriger ist als die von EUV-Systemen. Um Strukturen zu zeichnen, die kleiner sind als ihre direkte Grenze, kann ein Fertigungsprozess ein Muster auf mehrere Masken aufteilen und Belichtungs-, Gravur- und Abscheidungsschritte wiederholen. Diese Multipatterning-Technik erlaubte es, DUV in früheren Knoten weiterzuführen, erhöht jedoch die Anzahl der Operationen und erfordert eine sehr präzise Ausrichtung.
Jeder zusätzliche Schritt birgt Fehlerquellen. Eine Abweichung zwischen Masken kann die Geometrie des Transistors oder einer Verbindung verändern, während mehr Operationen die Verarbeitungszeit erhöhen und den Anteil gültiger Chips senken können. Aus diesem Grund bedeutet die Demonstration eines isolierten Bauelements mit DUV nicht automatisch eine rentable Herstellung dichter Schaltungen. Die chinesische Forschung sucht eine Entlastung dieses Drucks durch eine Geometrie, die bestimmte Abstände vergrößern lässt, ohne das angestrebte elektrische Verhalten zu opfern.
Der Ausdruck „eine dem 3-nm-Knoten entsprechende Leistung“ ist in diesem Rahmen zu lesen. Die Handelsbezeichnungen der Knoten bilden nicht mehr eine einzige, herstellerübergreifbare Dimension ab. Sie bündeln Dichte, Energieverbrauch, Geschwindigkeit und unterschiedliche Designregeln. Ein Transistor kann sich einer elektrischen Eigenschaft eines 3-nm-Prozesses annähern und dabei dieselbe Dichte einer Technologie geringeren Fortschritts beibehalten.
Das Hindernis bleibt bei Kontakten und Interconnect-Schichten
Die Fertigung beginnt mit dem Front-End-of-Line (FEOL), bei dem die Transistoren auf dem Wafer gebildet werden. Das angekündigte Ergebnis konzentriert sich auf diese Phase. Danach kommt das Middle-of-Line, verantwortlich für die Verbindung jedes Transistors mit den ersten Metallkontakten, und das Back-End-of-Line, das die Verkabelungsschichten erstellt, die die verschiedenen Blöcke des Chips miteinander verbinden.
Der Bericht weist darauf hin, dass der DUV-Weg noch die Einschränkungen des MEOL und der M0-Schicht lösen muss. Diese Strukturen benötigen extrem feine, regelmäßige Schritte, um zu verhindern, dass der im Transistor eingesparte Raum durch die Verkabelung verloren geht. Wenn die Interconnects mehr Fläche beanspruchen, könnte die Enddichte hinter derjenigen zurückbleiben, die das Verhalten des Bausteins nahelegt. Ebenso beeinflussen der Kontaktwiderstand, die Kapazität zwischen Leitungen und die Wärmeableitung eine Rolle.
Es fehlen ebenfalls die für die Beurteilung der industriellen Viabilität erforderlichen Zahlen: Wafer-Größe, Anzahl der Masken, Multipatterning-Zyklen, Defekte, Ausbeute und Kosten pro nutzbarem Chip. Keine der konsultierten Quellen bestätigt eine 3-nm-Produktionslinie, die auf dieser Methode basiert. Der Fortschritt zeigt, dass China eine Alternative erforscht, um mit den verfügbaren Werkzeugen voranzukommen, doch der Übergang von einem funktionalen Transistor zu einem vollständigen Prozess bleibt offen.
