Der Durchbruch in der Lithografie unter dem Nanometer-Maßstab eröffnet ein neues Kapitel. IBM hat bestätigt, dass es den Halbleiter-Designern die ersten Prozessentwicklungs-Kits, bekannt als PDKs (Process Design Kits), zur Verfügung stellen wird. Das geschieht für ihre Nanostack-Technologie der 0,7-Nanometer-Generation und soll im ersten Quartal 2027 erfolgen.
Dieser Schritt wird Unternehmen wie NVIDIA oder AMD ermöglichen, ihre Architekturen auf diesen Knoten hin zu evaluieren und anzupassen, noch bevor die Foundries mit der großflächigen kommerziellen Einführung beginnen.
Der Vorschlag des Unternehmens, der erstmals im Juni vorgestellt wurde, entspricht in der kommerziellen Nomenklatur der Industrie sieben Ångström, wobei zu beachten ist, dass ein Nanometer zehn Ångström entspricht. Angesichts der derzeitigen Massenproduktion, die sich bei 2 Nanometern befindet, und laufender Alternativen wie die Knoten 18A, A16 und A14 von Intel oder TSMC, zielt IBM darauf ab, kritische physikalische Grenzen bei der Transistordichte, dem Energieverbrauch und, sehr spezifisch, bei der SRAM-Speicherebene zu überwinden.
Vertikale Transistorstapelung und eine Reduzierung des SRAM um 40 %
Die von IBM verbreiteten Kits enthalten Designregel-Handbücher, automatisierte Verifikationen und Skripte für EDA-Werkzeuge, die von Firmen wie Synopsys und Cadence bereitgestellt werden.
Nach Informationen aus Kreisen basiert die Nanostack-Architektur auf dem vertikalen, gestaffelten Stapeln von N-Typ-Transistoren (NMOS) und P-Typ-Transistoren (PMOS). Da sie sequentiell und nicht nebeneinander aufgebaut wird, wird nicht nur der räumliche Platz auf dem Chip kompakt, sondern Ingenieure erhalten auch die Freiheit, in jeder Schicht mit unterschiedlichen Materialien zu experimentieren, ohne die elektrische Isolation zu beeinträchtigen.
Diese Umstrukturierung ist besonders relevant für die Bausteine des integrierten Speichers. Gegenwärtig, während die Rechenlogik weiter bei Lithografien von 2 Nanometern schrumpft, ist SRAM-Speicher kaum unter 3 Nanometern geschrumpft, bedingt durch Leckströme, Signaldämpfung und die mikroskopische Streuung von Verunreinigungen im Silizium. So blieb der statische Speicher in seiner Oberfläche fast stagnierend, während der Rest des Prozessors kleiner wurde.
Der 7-Angström-Knoten von IBM verspricht eine Reduzierung der SRAM-Fläche um 40 %. Dieser Fortschritt zielt direkt auf moderne KI-Beschleuniger ab, bei denen der integrierte Cache einen kritischen Anteil des Siliziums beansprucht.
Gleiches Medium erinnert daran, dass bei Prozessoren wie dem NVIDIA Hopper H100 der SRAM-Anteil rund 10 % der Gesamtoberfläche des integrierten Schaltkreises ausmacht, eine Größe, die auf 12 % oder 15 % ansteigen kann, wenn zusätzlich L1-Speicher in den Rechenkernen berücksichtigt wird, wodurch es direkt im Flächenbedarf mit dem HBM-Speicher konkurriert. Die Verfügbarkeit dieser Kits im Jahr 2027 dient als Testfeld, um zu bewerten, ob diese Architektur dieses physische Flaschenhals-Problem tatsächlich mildern kann oder nicht.
